PC Speicher

Grundlagen

1977 kam ein Heimcomputer Commodore PET 2001 auf den Markt.
Dieser hatte sowohl RAM - Random Access Memory alsauch
ROM - Read only Memory.
Betrachte ich das RAM genauer, so wurden dort in der letzten PET Version
2 Sorten verbaut.

Das verbaute SRAM - static RAM  heißt 2114A-1 mit 1024 x 4 Bit Kapazität.
Zur Ansteuerung wird ein  nCE - Chip Enable  Signal benötigt.
Zum Schreiben ist zusätzlich ein  nWE - Write Enable  nötig.
Das n vor CE oder WE bedeutet Negation und wird häufig auch
mit einen Strich über den Buchstaben dargestellt.
-1 steht für 100 ns Zugriffszeit, also nachdem nCE aktiviert wurde,
stehen spätestens nach 100 ns stabile Daten an oder können eingelesen werden.
Für den Datenaustausch werden 4 Datenleitungen z.B.  D0..D3  benötigt.
Für die 1024 = 2¹⁰ Speicherstellen, werden 10 Adress-Leitungen  A0..A9  benötigt.
Um einen Zustand speichern zu können, also statisch zu halten,
werden je Bit mind. 4 Transistoren benötigt.

Der 2. verbaute Typ ist ein DRAM dynamic RAM 2108 mit 8 K x 1 Bit Kapazität.
Statt 2¹³ Bits über 13 Adressleitung zu steuern, werden die Adressen
zeitlich hintereinander an 7 Adress-Pins angelegt.
Zunächst 7 Reihen übernommen mit fallender Flanke von
nRAS - Row Address Strobe und und danach 6 Spalten mit fallender Flanke von
nCAS - Column Address Strobe.
Im Schreibfall wird zeitgleich zu nCAS noch nWE aktiviert.
Mit steigender Flanke von nWE wird das Daten Bit eingelesen.
Da das DRAM lediglich einen kleinen Kondensator und einen FET je Bit hat,
muss das Bit regelmäßig aufgefrischt werden → refresh rate.
Aufgrund der gemultiplexten Adressen → halb so viele Leitungen
und der mind. 1/4 Komplexität je Bit im Vergleich zu SRAM
folgte der Siegeszug der DRAMs.

Das DRAM MK4116 mit 16K x 1 Bit von Mostek hatte damals 75% Weltmarktanteile.
Es hat 3 Steuerleitungen nRAS, nCAS, nWE;
7 Adress-Leitungen A0..A6;   zwei Datenleitungen D_IN, D_OUT
3 Versorgungsspannungen −5 V, +5 V; +12 V; Gnd   → im 16 Pin Gehäuse

Beim MK4116-3 gibt es folgendes Timing: (einfacher Lese oder Schreib-Zugriff)

• t_RC > 375 ns read or write cycle time
• t_RP > 120 ns nRAS precharge time   zur Erholung
• t_RAS 200 ns .. 32 µs nRAS pulse with
• t_RCD 25 ns .. 65 ns nRAS to nCAS delay time
• t_CAS > 135 ns .. 10 µs nCAS pulse with

Mit fallender Flanke von nCAS werden die Daten D_In übernommen.
Mit steigender Flanke von nCAS kann D_Out übernommen werden.
Weitere Details wie z.B. nRAS-only refresh cycle,   Read modify write
betrachte ich hier nicht mehr.

page mode read oder Write ist eine Technik wo mit RAS,
wie zuvor beschrieben, eine Seite ausgewählt wird.
Mit den ersten CAS wird die erste Adresse innerhalb dieser Seite adressiert,
dann wird CAS deaktiviert und erneut wieder aktiviert
um die nächste Adresse innerhalb dieser Seite zu erreichen.
Man spart also bei allen weiteren Zugriffen die Zeit für RAS.

Als ich die ersten Atari 520 ST mit 512 K Byte Speicher auf 1 MB erweiterte,
habe ich anfangs noch 16 stk DRAMs huckepack auf andere gelötet und
jeweils ein paar Beinchen zur Steuerung (RAS, CAS) vorsichtig weg gebogen.
Gegen Ende der Atari-Zeit kamen kleine 30 polige Streifen-Platinen
mit DRAMs heraus, welche die Erweiterung stark vereinfachten.
Mit 4  SIPPs - Single Inline Pin Package   waren dann 1 MB möglich.
SIPP hat sich allerdings zugunsten der Bauform ohne Pins nicht durchgesetzt.
Das 30 polige Pin kompatible  SIMM - Single Inline Memory Module
wurde der erste Standard mit 8 Bit Breite. Dafür wurde folgendes benötigt.
  V_CC = 5V, GND, nWE, nRAS, nCAS, A0..A11, DQ0..DQ7, und ein paar Parity-Leitungen
Es war also mit RAS und CAS noch ein asynchrones Design.
In der 486er Zeit folgte das asnchrone 72 polige PS/2 SIMM mit 32 Bit Datenbreite.
Neue Begriffe waren FPM - fast page mode und EDO - Extended Data Output, Parity fiel weg.
144 polige SO - small outline SIMMs für Laptops haben bereits 64 Bit Breite
und die Parameter können über ein extra EEPROM via I²C ausgelesen werden.

Kurz nach Einführung der 168 polige DIMMs mit 64 Bit Datenbreite ca. 1997 wechselte man vom
asynchronen DRAM zum SDRAM - synchronous DRAM.
Bei SDRAMs steht ein zentrales Taktsignal zur Verfügung. RAS und CAS werden nicht mehr als Strobe
zur Übernahme von Adressen oder Daten verwendet, sondern zur Codierung von Befehlen.
Der riesen Vorteil ist, das die Ausführung "pipelined" geschieht.
Das heisst, nahezu wärend das SDRAM noch Daten ausgibt, kann ich schon einen neuen Befehl platzieren.
Des weiteren ist der Speicher in 2 Bänke aufgeteilt. Wärend z.B. die eine Bank ausgegeben wird,
kann die 2. mit gänzlich anderer Adresse vorbereitet werden.
Um die 168 Kontakte unter zu bringen, werden sowohl auf der Oberseite als auch auf der Unterseite
der Platine Kontakte genutzt. Daher der Name DIMM - Dual Inline Memory Module.
Anbei die Signale für ein 168 poliges DIMM Synchonous DRAM ohne ECC - error correction.

• V_SS = GND,  V_DD = 3,3 oder 5 V,  V_ref
• DQ0..DQ63           Data lines für 8 Bytes
• DQMB0..DQMB7     Byte Mask signal für 8 Bytes, falls z.B. nur ein Byte geschrieben wird
• /WE              Write Enable   andere Schreibweise   nWE
• /RAS, /CAS        zur Codierung der Befehle
• BA0, BA1          Bank Address   2 parallele 8 Byte Speicher möglich
• CKE0, CKE1        Clock Enable
• CK0, CK1, CK2, CK3  Clock   Übernahme mit steigender Flanke
• /S0../S3          Chip Select
• A0..A10/AP..A13     28 Adress-Leitungen → 2⁸⁺²⁰ x 8 Bytes x 2 Bänke = 512 MB x 8 Bytes
• SDA, SCL, SA0..SA2   Seriell Data & Clock & Adressleitungen für I²C

Die Zeiten beim SDRAM nicht mehr in ns angegeben, sondern in Zyklen des Grundtaktes.
Z.B. 2-2-3   bei PC133 - Fronsidebus 133 MHz   theoretisch max. 133 MHz x 8 Bytes ≈ 1 GB/s
Diese Parameter stehen im EEPROM als Empfehlung drin und werden wärend der Initailisierung
dem SDRAM über den Adressbus mitgeteilt.
Z.B. Burst: 8 Takte mit Daten, 1. Datum um 2 Takte verzögert (CAS latency).

• t_CL  =  2 x 7,5 ns   CAS latency
• t_RCD  =  2 x 7,5 ns   RAS to CAS Delay
• t_RP  =  3 x 7,5 ns   Row PreCharge Time

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DDR SDRAM

Mit Einführung der 184 poligen DDR - double data rate RAMs ca. 1999,
wurden wiederum die SDRAMs verdängt. Die Ausführung geschieht wie beim SDRAM "pipelined",
jedoch sowohl auf der positven Takt-Flanke, als auch auf der negativen Flanke.
Die Laptop Variante DDR SO-DIMM hat 200 Pins.

• Versorgung   V_SS Gnd   V_DD 2,5 V   V_Ref
• DQ0..DQ63              Data I/O   8 Bytes breit
• DQS0, DQS1, DQS2, DQS3,   Data Strobe I/O
  DQS4, DQS5, DQS6, DQS7,
  DQS8, DQS9, DQS10, DQS11, DQS12, DQS13, DQS14, DQS15, DQS16, DQS17
• /RAS, /CAS, /WE           Row- & Column address strobe, Write Enable
• BA0, BA1               Bank Activate
• CKE0, CKE1             Clock Enable
• CKx, /CKx,   x = 0, 1, 2    Clock
• /S0, /S1                 Chip Select
• A0..A12                 multiplexed Adressen → 2^{2 x 13}
                        2⁶⁺²⁰ x 8 Bytes/Bank = 64 MB x 8 Bytes x 2 = 1 GB
• V_DDSPD EEPROM 2,3 - 3,6 V
• SDA SCL
• SA0, SA1, SA2 EEPROM Addresse
• NC not connected

Beim DDR SDRAM werden bei jeden Zugriff 2x 8 Byte Datenbusbreite = 16 Bytes
entspricht einem prefetch von 2, gelesen oder geschrieben.
Z.B. PC2100 3-4-4-10   DDR-266 ≙ 133 MHz   theoretisch max. 2x 133 MHz x 8 Bytes = 2,1 GB/s

• t_CL  =  3 x 7,5 ns   CAS latency
• t_RCD  =  4 x 7,5 ns   RAS to CAS Delay
• t_RP  =  4 x 7,5 ns   Row PreCharge Time
• t_RAS  = 10 x 7,5 ns   Row Active Time

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DDR2 SDRAM

DDR2 Speicher mit nochmals verdoppelter Datenrate und 1,8 V wurde etwa 2003 spezifiziert.
Siehe JEDEC standard JESD79-2 240 Pins als DIMM oder 200 Pins als SO-DIMM.

• Versorgung   V_SS Gnd   V_DDQ 1,8 V   V_Ref   V_DD 1,8 V
• DQ0..DQ63               Data I/O   8 Bytes breit
• /DQS0, DQS0, /DQS1, DQS1,   Data Strobe I/O
  /DQS2, DQS2, /DQS3, DQS3,
  /DQS4, DQS4, /DQS5, DQS5,
  /DQS6, DQS6, /DQS7, DQS7
• DM0. DM1, DM2, DM3,       Data mask
  DM4, DM5, DM6, DM7
• ODT0, ODT1             On Die Termination
• /RAS, /CAS, /WE           Row- & Column address strobe, Write Enable
• BA0, BA1               Bank Activate
• CKE0, CKE1             Clock Enable
• CKx, /CKx,   x = 0, 1, 2    Clock
• /CS0, /CS1               Chip Select
• A0..A13                 multiplexed Adressen → 2^{2 x 14}
  A10/AP                 2⁸⁺²⁰ x 8 Bytes/Bank = 256 MB x 8 Bytes x 2 = 4 GB
• V_DDSPD EEPROM     1,7 - 3,6 V
• SDA SCL       serial data, serial clock
• SA0, SA1, SA2     EEPROM Addresse
• NC     not connected

Z.B PC2-4200 3-3-3   DDR2-533 ≙ 133 MHz   theoretisch max. 4x 133 MHz x 8 Bytes = 4,2 GB/s
1/ (133 MHz x 2 wg.DDR2 ) ≈ 3,75 ns

• t_CL  =  3 x 3,75 ns   CAS latency
• t_RCD  =  3 x 3,75 ns   RAS to CAS Delay
• t_RP  =  3 x 3,75 ns   Row PreCharge Time

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DDR3 SDRAM

2007 führte man DDR3 Speicher mit 1,35..1,5 V ein, mit nochmals verdoppelten internen Takt.
240 Pins als DIMM, 204 Pins als SO-DIMM.

• Versorgung   V_SS           Gnd
  V_DD                    1,5 V
  V_RefDQ                  750 mV for output driver
  V_RefCA                  750 mV
  V_TT                     750 mV for termination
• DQ0..DQ63               Data I/O   8 Bytes breit
• /DQS0, DQS0, /DQS1, DQS1,  Data Strobe I/O
  /DQS2, DQS2, /DQS3, DQS3,
  /DQS4, DQS4, /DQS5, DQS5,
  /DQS6, DQS6, /DQS7, DQS7,
  /DQS8, DQS8
• DM0. DM1, DM2, DM3,       Data mask
  DM4, DM5, DM6, DM7
  DM8
• ODT0, ODT1              On Die Termination
• /RAS, /CAS, /WE           Row- & Column address strobe, Write Enable
• BA0, BA1, BA2            Bank Activate for 8 banks
• CB0, CB1 , CB2, CB3,       Enable for 8 x 8 Bits
  CB4, CB5, CB6, CB7
• CKE0, CKE1              Clock Enable
• CK0, /CK0, CK1, /CK1,       Clock
• /S0, /S1                 Chip Select
• /EVENT, /RESET           ?
• A0..A15                 multiplexed Adressen → 2^{2 x 16}
  A10/AP, A12/BC           2²⁺³⁰ x 8 Bytes/Bank = 4 GB x 8 Bytes x 2 = 128 GB
• V_DDSPD                 EEPROM & Temperatur-Fühler 3,0 - 3,6 V
• SDA SCL                 serial data, serail clock
• SA0, SA1, SA2            EEPROM Addresse
• NC                     not connected

Z.B. PC3-10600   DDR3-1333 ≙ 166 MHz   theoretisch max. 8x 166 x 8 Bytes = 10,6 GB/s

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DDR4 SDRAM

DDR4 Speicher folgte 2014 mit 1,2 V, als DIMM mit 288 Pins und als SO-DIMM mit 260 Pins.
Z.B. PC4-14900   DDR4-1866 ≙ 233 MHz   theoretisch max. 8x 233 x 8 Bytes = 14,9 GB/s
Gegenüber DDR3 wurden nur leichte Verbesserungen eingeführt.

• V_SS                     Gnd Versorgung
  V_DD                    1,2 V core power
  V_PP                     2,5 V memory activation voltage
  V_RefCA                  600 mV = V_DD / 2 command/address ref
  V_TT                     600 mV for termination
  12V NC
• DQ0..DQ63,   PARITY       Data I/O   8 Bytes breit
• CBx,   x = 0…7          Check Bits
• /DQSx, DQSx, x = 0…17     Data Strobe I/O
  
• ODT0, ODT1              On Die Termination
• BA0, BA1                Bank Activate Select
• BG0, BG1                Bank Group Select
• CKE0, CKE1              Clock Enable
• CK0, /CK0, CK1, /CK1,       Clock
• /S0, /S1, /S2 C[0], /S3 C[1], C[2]   Chip Select
• /EVENT, /RESET, /ALERT, /ACT   Thermal Event   Reset   Alert   Activate
• A0..A13;   A17 NC         multiplexed Adressen → 2^{2 x 18}
  A16/RAS, A15/CAS, A14/WE   Row- & Column address strobe, Write Enable
  A10 /AP,   A12 /BC         2⁶⁺³⁰ x 8 Bytes/Bank = 64 GB x 8 Bytes x 2 = 1 TB
• V_DDSPD                 EEPROM & Temperatur-Fühler 2,2 - 3,6 V
• SDA SCL                 serial data, serial clock
• SA0, SA1, SA2            EEPROM Addresse
• NC                     not connected
• RFU                    reserved for future use

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DDR5 SDRAM

Beim 2020 definierten DDR5 Speicher mit 1,1 V geht man auf 16 fachen Prefetch.
Das DIMM hat 288 Pins und das SO-DIMM 262 Pins.   Der Datenbus ist nun 2x 32 Bit breit, statt 64 Bit.
Durch div. Signalentzerrungs-Maßnahmen, sind höhere Taktfrequenzen möglich.
Z.B. PC5-38400   DDR5-4800 ≙ 300 MHz   theoretisch max. 16x 300 x 8 Bytes = 38,4 GB/s

HBM SDRAM

Der nächste Standard wird warscheinlich HBM - High Bandwidth Memory.
Er hat sich parallel entwickelt 2013 HBM 1, 2016 HBM 2, 2021 HBM 3 …
und wird wahrscheinlich langfristig die bestehenden DDRx-SDRAMs ablösen,
da die Verdrahtung auf FR4-PCBs beruhen, statt auf Silizium "interposer".

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DDR4 Vergleichsliste

Am 21.12.24 habe ich bei Mindfactory nach DDR4-3200 jedec PC4-25600U unbuffered gesucht.
Sortiert habe ich das nach den Zeiten.

Anbei ein Beispiel:
DDR4-3200 16-18-18-38 → 400 MHz;   PC4-25600 → 25,6 GB/s theoretisches Maximum.
1/ (400 MHz x 4 wg.DDR4) ≈ 625 ps   ≙ 1,6 GHz interner SDRAM Takt
Vom Ablauf her wird erst RAS aktiviert und es werden die 1. Adressen & Bank BAx eingelesen.
t_RCD = 18   → 11,25 ns
Frühestens nach 11,25 ns darf CAS aktiviert werden um die 2. Adressen & /WE einzulesen.
t_CL = 16   → nach weiteren 10 ns können Daten ein- oder ausgegeben werden.
Mit z.B. einmalig 8 Datensätzen (burst length) ergibt sich folgende Zeit und Menge:
→ 8 x 4 Takten = 8 x 2,5 ns = 20 ns;   bei DDR auf jeder Flanke Daten
  8 Datensätze x 8 prefetch x 8 Bytes Datenbreite → 512 Bytes
t_RAS = 38 → 23,75 ns  ist kleiner als  54 ns = 16 + 18 + 20   und braucht daher nicht berücksichtigt werden.
t_RP = 18 → 11,25 ns wird zur Erholung benötigt.
→ 11,25 + 10 + 20 + 11,25 = 52,5 ns;   512 / 52,5 ns = 9,75 GB/s
Da man in diesem Beispiel nur 512 Bytes auf einen Schlag liest,
ist die resultierende Übertragungsrate klein.

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